使用带有片上高速网络的FPGA的八大好处

　　Speedster7t NoC的另一个独特功能是支持设计人员独立于用户逻辑去配置和验证I/O连接。例如，一个设计团队可以验证PCIe至GDDR6的接口，而另一个设计团队可以独立地验证内部逻辑功能。这种独立操作之所以能够实现，是因为NoC的外围部分连接了PCIe、GDDR6、DDR4和FCU，而不会消耗任何FPGA资源。这些连接可以在不使用任何HDL代码的情况下进行测试，从而可以同时独立地验证接口和逻辑。该功能消除了验证步骤之间的依赖关系，并实现了比传统FPGA架构更快的总体验证速度。

图6：独立的I/O和逻辑验证

　　Design Team 1: I/O Verification：设计团队1：I/O验证

　　Design Team 2: Logic Verification：设计团队2：逻辑验证

　　采用分组模式（Packet Mode）简化400 Gbps以太网应用

　　在FPGA中实现高速400 Gbps以太网数据通路所面临的挑战是找到一种能够满足FPGA性能要求的总线位宽。对于400G以太网，全带宽运行的唯一可行选择是运行在724 MHz的1,024位总线，或运行在642 MHz的2,048位总线。如此宽的总线难以布线，因为它们在FPGA架构内消耗了大量的逻辑资源，即使在最先进的FPGA中也会在这样的速率要求下产生时序收敛挑战。

　　但是，在Speedster7t架构中，设计人员可以使用一种称为分组模式（packet mode）的新型处理模式，其中传入的以太网流被重新排列为四个较窄的32字节数据包，或者四条独立的以506 MHz频率运行的256位总线。这种模式的优点包括：当数据包结束时减少了字节的浪费，并且可以并行传输数据，而不必等到第一个数据包完成后才开始第二个数据包的传输。Speedster7t FPGA架构的设计旨在通过将以太网MAC直接连接到特定的NoC列，然后使用用户实例化的NAP从NoC列连接到逻辑阵列中，从而启用分组模式。使用NoC列，数据可以沿着该列被发送到FPGA架构中的任何位置，以便进一步处理。使用ACE设计工具配置分组模式，可大大简化用户设计，并在处理400 Gbps以太网数据流时提高了效率。

图7：分组模式下的数据总线重排

　　Packet：数据包

（编辑：西安站长网）

【声明】本站内容均来自网络，其相关言论仅代表作者个人观点，不代表本站立场。若无意侵犯到您的权利，请及时与联系站长删除相关内容!